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IDT7035S/L
High-Speed 8K x 18 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
Timing Waveform of Write Cycle No. 1, R/ W Controlled Timing (1,5,8)
t WC
ADDRESS
OE
t AW
t HZ
(7)
CE or SEM
UB or LB
(9)
(9)
t WP
R/ W
t AS (6)
t WZ
(7)
(2)
(3)
t WR
t OW
DATA OUT
(4)
t DW
t DH
(4)
DATA IN
4088 drw 07
Timing Waveform of Write Cycle No. 2, CE , UB , LB Controlled Timing (1,5)
t WC
ADDRESS
t AW
CE or SEM
(9)
UB or LB
R/ W
(9)
t AS (6)
t EW (2)
t DW
t WR (3)
t DH
DATA IN
4088 drw 08
NOTES:
1. R/ W or CE or UB & LB must be HIGH during all address transitions.
2. A write occurs during the overlap (t EW or t WP ) of a LOW UB or LB and a LOW CE and a LOW R/ W for memory array writing cycle.
3. t WR is measured from the earlier of CE or R/ W (or SEM or R/ W ) going HIGH to the end-of-write cycle.
4. During this period, the I/O pins are in the output state and input signals must not be applied.
5. If the CE or SEM LOW transition occurs simultaneously with or after the R/ W LOW transition, the outputs remain in the high-impedance state.
6. Timing depends on which enable signal is asserted last, CE , R/ W , or byte control.
7. This parameter is guaranteed by device characterization, but is not production tested. Transition is measured 0mV from steady state with Output Test Load
(Figure 2).
8. If OE is LOW during R/ W controlled write cycle, the write pulse width must be the larger of t WP or (t WZ + t DW ) to allow the I/O drivers to turn off and data to be
placed on the bus for the required t DW . If OE is HIGH during an R/W controlled write cycle, this requirement does not apply and the write pulse can be as short as
the specified t WP .
9. To access RAM, CE = V IL , UB or LB = V IL , and SEM = V IH . To access semaphore, CE = V IH or UB & LB = V IH , and SEM = V IL . t EW must be met
for either condition.
9
6.42
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